vhdl与verilog的区别是什么？
vhdl与verilog的区别为：不同、用途不同、编程层次不同。一、不同1、vhdl：vhdl是一种用于电路设计的高级语言。2、verilog：verilog的为。二、用途不同1、vhdl：vhdl主要用于描述数字系统的结构，行为，功能和接口。2、verilog：verilog以文本形式来描述数字系统硬件，可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。三、编程层次不同1、vhdl：vhdl来自ADA，语法严谨，比较难学，在欧洲和国内有较多使用者。2、verilog：verilog来自C 语言，易学易用，编程风格灵活、简洁，使用者众多，特别在ASIC领域流行。
VHDL语言的VHDL简介
VHDL 的英文全名是VHSIC Hardware Description Language(VHSIC硬件描述语言)。VHSIC是Very High Speed Integrated Circuit的缩写，是20世纪80年代在美国国防部的资助下始创的，并最终导致了VHDL语言的出现。1987 年底，VHDL被 IEEE 和美国国防部确认为标准硬件描述语言。VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分，及端口）和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。(1) 描述 在这个语言首次开发出来时，其目标仅是一个使电路文本化的一种标准，为了使人们采用文本方式描述的设计能够被其他人没有二意性地所理解。因为用自然语言描述电路会产生二意性。 这个模型是让人来阅读的。(2 ) 模拟的模型 作为模型语言，用于采用模拟软件进行模拟。这个模型是让仿真软件来阅读的。(3) 综合的模型 在自动设计系统中，作为设计输入。这个模型是让综合软件来阅读的。
Verilog HDL和VHDL的区别是什么？
这两种语言都是用于数字电子系统设计的硬件描述语言，而且都已经是 IEEE 的标准。 VHDL 1987 年成为标准，而 Verilog 是 1995 年才成为标准的。这个是因为 VHDL 是美国军方组织开发的，而 Verilog 是一个公司的私有财产转化而来的。为什么 Verilog 能成为 IEEE 标准呢？它一定有其优越性才行，所以说 Verilog 有更强的生命力。 \x0d\x0a\x0d\x0a这两者有其共同的特点： \x0d\x0a\x0d\x0a1. 能形式化地抽象表示电路的行为和结构； \x0d\x0a\x0d\x0a2. 支持逻辑设计中层次与范围地描述； \x0d\x0a\x0d\x0a3. 可借用高级语言地精巧结构来简化电路行为和结构；具有电路仿真与验证机制以保证设计的正确性； \x0d\x0a\x0d\x0a4. 支持电路描述由高层到低层的综合转换； \x0d\x0a\x0d\x0a5. 硬件描述和实现工艺无关； \x0d\x0a\x0d\x0a6. 便于文档管理； \x0d\x0a\x0d\x0a7. 易于理解和设计重用 \x0d\x0a\x0d\x0a但是两者也各有特点。 Verilog HDL 推出已经有 20 年了，拥有广泛的设计群体，成熟的资源也比 VHDL 丰富。 Verilog 更大的一个优势是：它非常容易掌握，只要有 C 语言的编程基础，通过比较短的时间，经过一些实际的操作，可以在 2 ～ 3 个月内掌握这种设计技术。而 VHDL 设计相对要难一点，这个是因为 VHDL 不是很直观，需要有 Ada 编程基础，一般认为至少要半年以上的专业培训才能掌握。 \x0d\x0a\x0d\x0a目前版本的 Verilog HDL 和 VHDL 在行为级抽象建模的覆盖面范围方面有所不同。一般认为 Verilog 在系统级抽象方面要比 VHDL 略差一些，而在门级开关电路描述方面要强的多。 \x0d\x0a\x0d\x0a近 10 年来， EDA 界一直在对数字逻辑设计中究竟用哪一种硬件描述语言争论不休，目前在美国，高层次数字系统设计领域中，应用 Verilog 和 VHDL 的比率是 80 ％和 20 ％；日本和台湾和美国差不多；而在欧洲 VHDL 发展的比较好。在中国很多集成电路设计公司都采用 Verilog
